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ムーンショット目標6
「スケーラブルな高集積量子誤り訂正システムの開発」

Moonshot Goal 6 QUBECS: Quantum Bit Error Correction System

   
 
プロジェクトマネージャー 小林和淑
     (京都工芸繊維大学電気電子工学系教授/京都グリーンラボ長)
 
   


 プログラムの位置づけ

  本研究開発プロジェクトは,超伝導量子ビットから中性原子まで多岐にわたる量子ビット実現方式にアジャイルに対応するエラー訂正システムの実現と、超伝導量子ビット向けの小型かつ省電力な量子ビット制御装置の実現である。本ムーンショット目標6の2050年までの目標は,大規模な誤り耐性型汎用量子コンピュータの実現である。本研究開発プロジェクトにおいては、上位に位置する中規模量子ビット間の通信ネットワーク、最上位の量子ビットハードウェアとの組み合わせにより、100万量子ビットまで対応可能なエラー訂正システムならびに量子ビット制御装置を実現可能にする技術の研究開発を行う。

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 プログラムの概要





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各研究開発項目

研究開発項目1:エラー訂正バックエンド
概要:Qubit数に対してスケーラブルなエラー訂正バックエンドシステムの研究開発を行う
項目の目標:100物理Qubit規模のエラーシンドローム解析を高速かつ低遅延で行えるエラー訂正バックエンドシステムの開発
研究開発課題1:
エラー訂正のスケーラブルバックエンドシステム


課題推進者:
 佐野 健太郎 (理化学研究所) 

概要:
シンドローム解析のハードウェアアルゴリズムを開発すると共に,FPGAクラスタを構築して実動作可能なエラー訂正バックエンドシステムを試作する。

課題の目標:
フロントエンドから得られるエラーシンドロームを高スループットかつ低遅延で解析可能なハードウェアアルゴリズムを開発し、性能の達成上限を見積もる。また、FPGAデバイスを専用ネットワークで相互接続したFPGAクラスタを構築して100物理Qubit規模までエラー訂正処理をスケール可能なバックエンドシステムを試作実装し、将来の100万Qubitエラー訂正の見通しを得る。
研究開発課題2:
ASIC向けエラー訂正アルゴリズム

課題推進者:
 門本 淳一郎 (東京大学)

概要:

開発課題1におけるFPGAクラスタ実装の知見を基に, バックエンドハードウェアの全体アーキテクチャについて検討し,主要部分のASIC化を含む最適化によってスケーラブルなバックエンドを実現する.また、採用する誤り訂正アルゴリズムとバックエンドハードウェアを前提とした、適切なASIC向けのエラー訂正アルゴリズムの実装・実行方式について検討する。

課題の目標:
スケーラビリティを実現するバックエンドハードウェアの最適設。.採用する誤り訂正アルゴリズムとバックエンドハードウェアを前提とした,量子アルゴリズム実行性能の定量評価。
研究開発課題3:
ディペンダブルなエラー訂正バックエンドの実現


課題推進者:
 長名 保範 (琉球大学)

概要:
バックエンドを構成するネットワークとバックエンド自体の高信頼性化。

課題の目標:
フロントエンドとの接続やバックエンド内部で必要な低遅延・高信頼性を両立した通信スタックを開発する。スケーラビリティ優先でEthernetを用いるものより低レイテンシを狙ったFPGA間の専用プロトコルによる実装とその専用スイッチの両者を実現する。また、これと並行して、バックエンドの大規模化に伴うソフトエラー等の発生を調査し、2025年以降のスケーリングに向けた準備を行う。


研究開発項目2:量子ビット制御フロントエンドの先鋭化
概要:ディジタル信号処理の活用とシステムのSoC化により既存のフロントエンドの性能向上と小型化を図る
項目の目標:
100物理量子ビット規模の制御・観測システムの実現およびさらなるスケーラビリティ向上に向けた開発の方向性を固める
研究開発課題1:
量子ビット制御フロントエンドの先鋭化

課題推進者:
 三好 健文 (キュエル株式会社)

概要:
ディジタル信号処理の活用とシステムのチップ/パッケージ化により既存のフロントエンドの性能向上と小型化を図る.また,スケーラブルな量子ビット制御フロントエンドの実現に向けた,高精度のクロック分配システム,観測データやフィードバック制御のための誤り訂正処理結果を高速ネットワークにより授受する通信機構,および,それらを活用した制御・観測システムを実装する。

課題の目標:
現状,温度制御に頼っている信号品質の安定化をディジタル信号処理による補正を利用することで安定度の向上をさせる.また,一ユニットを構成しているADC/DAC,LO,ミキサを,1又は複数のチップ/パッケージ(モジュール)に集積化して小型化する.この結果,ペルチェ素子などの恒温化のための温度制御モジュールの数を削減し,サイズと消費電力を1/3程度に低減する.また,光モジュールを活用した高精度のクロック分配システムと,100物理量子ビット以上の誤り情報を収集できる仕組みを搭載した量子ビットの制御・観測システムを開発し,収集した情報を項目1で研究開発するバックエンド利用できるデータフォーマットでネットワークを通じて転送する.以上を組み合わせて現状の1/3程度のサイズで100物理量子ビット規模の制御・観測システムを実現する。


研究開発項目3:光/Cryo CMOS集積回路によるスケーラブルな古典-量子インターフェース
概要:極低温領域で動作する光/CMOS集積回路でスケーラブルな古典-量子インターフェースを実現する
項目の目標:光/CMOSの性能評価・モデリング・低電力回路設計技術・部分回路の設計
研究開発課題1:
光集積回路の低温領域における動作可能性の探求


課題推進者:
 塩見 準 (大阪大学)

概要
4Kから70Kの低温領域における光集積回路の動作可能性を探究し、量子誤り訂正システムへの実装を目指す。

課題の目標:
低温領域での光集積回路の動作可能性を実測で確認し、その動作性能を明らかにする。デバイス単体の性能から、古典-量子インターフェースの動作性能を予測する。古典-量子インターフェース回路の部分回路を試作し、その動作性能を明らかにする。部分回路の動作性能評価結果から、本プロジェクトが目標とするスケーラブルな量子誤り訂正システムへの適用可能性を明らかにする。
研究開発課題2:
Cryo CMOS PDKの構築

課題推進者:
 
新谷 道広 (京都工芸繊維大学) 

概要:
4Kから70Kの低温領域におけるSi CMOS素子のトランジスタモデルの開発

課題の目標:
極低温環境におけるSi CMOS回路の物理的挙動を明確化しトランジスタモデルに取り込むとともに、4K環境の厳しい電力要求に耐えられる大規模集積回路設計が可能なPDK環境を提供する。具体的には、極低温環境におけるトランジスタ素子の測定を元にモデル化し、市販SPICEシミュレータで評価可能にする。同時に、特性ばらつきについても明らかにし、本目標におけるスケーラブルな誤り訂正システムの設計環境の土台を構築する。
研究開発課題3:
Cryo CMOS集積回路設計基盤の構築


課題推進者:
 
佐藤 高史 (京都大学)

概要:
消費電力を極限まで削減したCryo CMOS集積回路方式の開拓。

課題の目標:
極低温下における大規模Cryo CMOS集積回路の実現には回路の動作性能を保証しながら消費電力を削減することが鍵となる。そこで、本課題では、極低温環境下での消費電力を極限まで削減する回路設計方式を開拓する。具体的には、1)同期回路の極低温動作特性の実測、2) 極低温下で問題となるであろうダイナミック電力を削減する電源電圧制御技術を開発し、量子エラー訂正古典回路の極低温下での実装基盤を構築する。


研究開発項目4:フロントエンド・バックエンドのASIC/SoC化
概要:ASIC/SoC化によりフロントエンド・バックエンドを低電力,省面積化し,装置の小型化を図る
項目の目標:フロントエンドの省電力化 バックエンドのSoC化
研究開発課題1:
フロントエンドのディジタル回路のASICと統合SoC化


課題推進者:
  小林 和淑
    (京都工芸繊維大学)

概要:
現状FPGAとHBMで実装されているフロントエンドのディジタル回路の専用ASICとRF/ ADC/DACを統合したSoCを実装する。

課題の目標:
FPGAで4並列で実行している処理を高速化し,ハードウェア量を減らし,低電力小型化する.RF/ADC/DACとの統合によりさらなる小型化と省電力化を図り,FEの実装体積を減らす。
研究開発課題2:
フロントエンド向けRF回路


課題推進者:
  土谷 亮 (滋賀県立大学)

概要:
スケーラビリティ達成のためには小型・低電力化,温度や電圧などの環境変動耐性,他回路からの干渉耐性のすべてを達成する必要があり,既存システムを単純にASIC化するだけでは不十分である.アーキテクチャ検討を含む最適化により,スケーラブルなRFフロントエンドを実現する。

課題の目標:スケーラビリティを実現するRFフロントエンド最適設計。

研究開発課題3:
フロントエンド向け高速DAC


課題推進者:
  髙井 伸和
    (京都工芸繊維大学)

概要:
低消費電力・高速動作・少面積を実現するディジタル・アナログ変換器(DAC)を開発する。DACの要素回路の設計には機械学習による自動設計を実現し、設計時間の大幅な短縮を実現する。従来にはない回路の自動合成も同時に実現する。自動設計したDACを試作・評価する。

課題の目標:
低電力動作・省面積・高速動作を実現するDAC用アーキテクチャの開発、要素回路の自動設計・合成を実現するアルゴリズムの開発。
研究開発課題4:
フロントエンド向け高速ADC


課題推進者:
  宮原 正也
(高エネルギー加速器研究機構)

概要:
高速,小型かつ低消費電力動作可能なADCを開発し,これをシステムの要求仕様に応じてインターリーブ動作させることで変換速度がスケーラブルなADCを実現する.単純なインターリーブ動作ではADC間のばらつきにより性能が劣化するため,アナログ,デジタル両技術をバランスよく用いた補正技術を実装する.

課題の目標:高速,小型,低消費電力なAD変換アーキテクチャの開発.インターリーブ動作時のチャネル間ミスマッチの補正技術の開発。

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